CPU Loongson serie 3-LS3A6000
Loongson 3A6000 es el primer procesador de la serie de microarquitectura de cuarta generación de Loongson, diseñado para computadoras, escritorios y servidores integrados de alto rendimiento.
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Descripción del producto
Loongson 3A6000 es el primer procesador de la serie de microarquitectura de cuarta generación de Loongson, diseñado para computadoras, escritorios y servidores integrados de alto rendimiento. Utiliza el conjunto de instrucciones patentado de Loongson (LoongArch™) y se basa en el núcleo del procesador LA664 recientemente desarrollado.
Rendimiento superior:
▪ Basado en la arquitectura patentada LoongArch™, compatible con software
▪ Admite tecnología multiproceso (SMT2) con 8 núcleos lógicos en el chip
▪ Interfaz de memoria de alta eficiencia: admite DDR4-3200, con un ancho de banda medido de más de 42 GB/s
▪ Compatibilidad del ecosistema unificado: admite transmisión en vivo y ejecución de aplicaciones en múltiples arquitecturas
▪ Administración de energía precisa: el núcleo de administración de energía incorporado ajusta dinámicamente la frecuencia y el voltaje
▪ Admite soluciones de aceleración de pantalla: se combina con el puente de gráficos discretos 7A2000 mediante un diseño de GPU 3D patentado.
| Frecuencia del reloj | 2,0 GHz ~ 2,5 GHz |
| Velocidad máxima de procesamiento | 240 Gflops |
| Núcleos físicos | 4 |
| Núcleos lógicos | 8 |
| Núcleos del procesador | Núcleo de procesador superescalar LA664 de 64 bits; admite el conjunto de instrucciones LoongArch™; admite instrucciones vectoriales de 128/256 bits; ejecución desordenada en seis etapas; 4 bloques de punto fijo, 4 bloques vectoriales y 4 bloques de acceso a memoria |
| caché | Cada núcleo de procesador incluye 64 KB de caché de instrucciones L1 nativo y 64 KB de caché de datos L1 nativo; cada núcleo de procesador incluye 256 KB de caché L2 nativa; Todos los núcleos del procesador comparten una caché L3 de 16 MB. |
| Controlador de memoria | 2 controladores DDR4-3200 de 72 bits; Soporte de verificación ECC |
| E/S de alta velocidad | 1 controlador HyperTransport 3.0 |
| Otros dispositivos de E/S | 1 interfaz SPI, 1 UART, 2 I2C, 16 GPIO |
| Vivienda | Paquete BGA 35 mm × 35 mm, 1190 pines |
| Gestión de energía | Admite la desactivación dinámica de la frecuencia del reloj del módulo principal; soporte para escalado dinámico de frecuencia de la frecuencia del reloj principal; Admite ajuste dinámico de voltaje en el área de voltaje principal |
| Consumo de energía típico | 38 W a 2,5 GHz |
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